首先考虑NMOS部分，如果其中一个NMOS门是高电平，输出必须保持低电平。如下图所示。 其次， PMOS部分，如果A为高，B为高，或者A、B均为高时，PMOS部分必须处于关断的状态。而且，如果A和B均为低时，PMOS部分必须为ON的状态。 如下图所示，即满足以上的要求。

This CMOS two-input combination NAND/NOR gate is a three-input, fourpin logic gate. A p-channel enhancementtype MOSFET (Q1) and an n-channel enhancement-type MOSFET (Q4) form one complementary ...