set_input_delay/set_output_delay 约束一直是一个难点，无论是概念、约束值的计算，还是最终的路径分析，每一次都要费一番脑子 ...

顾名思义，output_delay就是指输出端口的数据相对于参数时钟边沿的延时。 对于系统同步，FPGA和下游器件是同一个时钟源，output delay的设置方式如下图所示： set_output_delay -clock [get_clocks {clk}] -min -add_delay -1.0 [get_ports {led[*]}] set_output_delay -clock ...