Vivado如果能支持到市面上大部分的FPGA（或者至少把Altera的支持了），能让工程师用一个熟悉的工具为不同品牌的FPGA做综合、时序分析、implement、烧录、软硬件支持等，那会不会通过FPGA工具成为和另外几家EDA巨头一般的存在？ 这个标题听起来有点异想天开。

在Vitis 统一软件平台中使用Alveo系列开发板设计加速Kernel时，系统会自动为Kernel的时钟设置默认频率. 以 xilinx_u200_qdma_201910_1 平台为例，在Vitis中选择平台时可以看到默认的时钟频率是300Mhz和500Mhz. 在Kernel Estimate报告中，可以看到，Target Clock已经按要求设置成200Mhz.

感到项目截止日期的压力吗？ 想快速将验证好的 C++ 算法实现到 FPGA 上？ 借助 AMD Vitis™ Unified IDE 的高阶综合工具HLS，您将大幅提升开发效率。HLS 通过将 C++ 代码转换为高性能逻辑，使复杂算法在 FPGA 上的实现变得轻而易举。 在本次网络研讨会中，我们将深入 ...